Casa > Notícies > Contingut

Disseny de disseny per al circuit analògic CMOS

Jan 20, 2018

La realització del modern sistema de tecnologia CMOS és cada vegada més complicat, funciona de forma més ràpida i ràpida, i la tensió de treball és cada vegada més baixa, mentre que la reducció de la mida del dispositiu estalvia àrea de xips, redueix el consum d'energia, millora la velocitat intrínseca, i el disseny del disseny no és ideal, limita severament la velocitat i la precisió del sistema, de manera que el disseny del disseny és un aspecte important del disseny del circuit analògic de la unitat de circuits analògics, hi ha dos principis: minimitzar l'àrea del xip i afectar els components parasítics a el rendiment del circuit es va reduir al més baix en aquest paper, principalment introdueix transistors analògics i la distribució de circuits interdigitals de simetria. Una breu descripció de la implementació de la resistència i el disseny del condensador, i realitzeu la interconnexió.


1 circuit de la unitat CMOS amb mètode plegable

Hi ha resistència paràsita i capacitancia en el circuit MOS real. Aquest tipus de paràmetre paràsit es determina principalment per la forma de la porta. Atès que l'àrea de la porta està determinada pel disseny del circuit, és impossible configurar la unitat de disseny per reduir la capacitat de la porta del dispositiu, però podem reduir alguns altres capacitats paràsits ajustant la configuració del dispositiu, com ara Capacitat de connexió PN. Per a circuits integrats analògics, a causa de la gran influència de la mida del node capacitància del rendiment dinàmic del circuit, l'estructura del transistor paral·lel, el tub MOS en la mateixa proporció de longitud d'ample, adopta una estructura de regió d'origen i de drenatge comú, reduint considerablement àrea total de regions d'origen i de drenatge, disminuint així la capacitat de node alhora. Reducció de la font del dispositiu MOS i drenatge del pol de capacitació de la unió PN, per millorar les característiques dinàmiques del circuit.

1.png


Segons l'experiència, mitjançant l'ús d'un tub MOS de porta plegada, s'ha de seleccionar l'amplada de cada transistor de dit per garantir que la resistència de la porta del transistor sigui menor que la recíproca de la seva transconductància. En aplicacions de baix nivell de soroll, la resistència de la porta ha de ser 1 / gm, 1/5 a 1/10, i la quantitat de tubs paral·lels MOS és també la quantitat d'interdigits, que es determina per l'amplada del canal W del dispositiu i el canal ample de la canonada MOS de mida petita corresponent a cada interdigital. A més de considerar l'optimització del rendiment d'un dispositiu individual, la relació d'aspecte del tub MOS de mida petita també ha de considerar l'àrea ocupada per tots els dispositius paral·lels, els requisits de disseny del disseny i la influència de la dispersió de processos.


Quan s'adopta l'estructura interdigital, l'índex de forquilla diferent té una influència diferent en el rendiment del circuit. Els següents 3 dits interdigits i 4 estructures de dispositius interdigitades es prenen com a exemples per il·lustrar les similituds i diferències entre imparells i fins i tot interdigits. Com es pot veure a la figura 2.

2.png


L'estructura de dispositius amb numeració imparella és igual a l'àrea de la zona de fuita d'origen, és a dir, la mateixa capacitat d'origen i el condensador de drenatge. Per a l'estructura del dispositiu del dit numerat parell, el nombre de regions de fuga d'origen no és igual, i la diferència entre les dues és una regió activa. Per tant, l'àrea total de la font i el desguàs és diferent, de manera que la capacitancia corresponent també és diferent. En dissenyar el disseny, cal tenir en compte quina pole és sensible a la capacitat, i després reduir l'àrea del pol corresponent. Com més petita sigui la zona, menor serà la capacitat.


A partir de l'anàlisi anterior, en el disseny del transistor interdigital, en la mesura del possible, s'adopti l'ús d'un mètode interdigital estrany a un transistor en una pluralitat de transistor de dit paral·lel, tot i que té els avantatges de reduir la resistència de les portes, però augmenta significativament la capacitat al voltant de la regió d'origen i de drenatge. Per a nombres imparells de plegat (l'índex de la bifurcació és N), la capacitancia circumjacent de la zona de drenatge d'origen:

3.png

E és la longitud de l'àrea de fuga, la W és la variable d'amplada, i la Cjsw és la capacitat de la paret lateral de la longitud de la unitat.


Es troba des de la forma superior: si el W del tub MOS és cert, per reduir la capacitat Cp al voltant de l'àrea de fuga d'origen, la N i E han de ser molt inferiors al valor W. Però a la pràctica, de vegades, aquest principi contradiu la reducció de la ràtio de soroll de la porta i s'ha d'adoptar el mètode corresponent d'acord amb l'aplicació pràctica.


2 Error i incompatibilitat del tub MOS

Les propietats elèctriques dels dispositius idèntics no són exactament els mateixos després de la finalització del procés i les propietats del material i els efectes paràsits. Per tant, els dispositius individuals i el disseny de disseny, el dispositiu ha de tenir plenament en compte el problema de desajust i error, a través del disseny de disseny per evitar o reduir l'error de coincidència i la figura 3 (a) en el parell diferencial com a exemple, figura 3 (b) dos MOS amb diferent direcció del tub, fàcil mitjançant la implantació iònica de la distorsió geomètrica anisotròpica provocada per la incompatibilitat. El disseny que es mostra a la Figura 3 (d) és una estructura d'origen comuna. Quan hi ha l'ombra que genera l'angle d'injecció, es troba a la zona de drenatge i l'altre es troba a la zona d'origen, la qual cosa fa que els dos tubs MOS no coincideixin. La figura 3 (c) és una bona simetria.

4.png

En el disseny real, normalment s'afegeix un tub virtual a ambdós costats amb la figura 3 (d) per millorar la simetria tal com es mostra a la figura 4.

5.png

És important en la direcció de la línia en la simulació del circuit CMOS, tal com es mostra a la Figura 5 (a), hi ha una línia metàl·lica lliure a través del costat M1, que reduirà la simetria, provocant un major desajust entre M1 i M2 , per reduir la influència del medi ambient, al costat de la simetria M2 col·loqueu un mateix cable (o suspès), tal com es mostra a la Figura 5 (b) per evitar l'efecte de desacord de la canonada MOS en la mateixa direcció, ja que que es mostra a la figura 6, pot prendre el principi complementari creuat, cada tub MOS i el tub MOS en un nombre parell, després creuat, la realització de "disseny concèntric". Això permet una coincidència entre M1 i M2. Però tenint en compte el factor principal, el cablejat serà més complex, i la dificultat de la simetria de cablejat serà més gran. Per tant, només s'adoptarà aquest formulari en el port d'entrada d'amplificador operacional d'alta precisió.

6.png

7.png


3 Coincidència de resistència i adaptació de capacitats

El grau de coincidència de la resistència policristal·lina és una funció de la mida geomètrica. La majoria de les regles per a la disposició del dispositiu MOS també són aplicables a la resistència. La resistència de proporcions llargues i llargues estrictament definides ha d'estar constituïda per la mateixa resistència unitària en sèrie o en paral·lel (amb la mateixa direcció). En dissenyar una estructura amb resistència proporcional, les característiques elèctriques del circuit es relacionen principalment amb la precisió proporcional, però té una relació de funció feble amb la precisió del valor absolut d'una única resistència. En el disseny del disseny, aquestes resistències proporcionals sovint utilitzen l'estructura de connexió de la matriu per reduir l'error de proporció.


Per als circuits d'alta precisió, el disseny del condensador ha de seguir els principis anteriors per a transistors i resistències. L'error de capacitància prové principalment de l'error de la zona i del gruix de la capa dielèctrica. Així que és similar a la resistència proporcional. Quan cada petita capacitat es produeix per l'error del procés, la proporció de la capacitat es pot mantenir sense canvis.


4 Disseny de cablejat d'eliminació de l'acoblament

La capacitat entre les línies de senyal pot formar un efecte d'acoblament. Els següents dos casos tenen la formació de capacitancia:

(1) les dues línies de senyal es superposen en diferents capes per formar condensadors solapats.

(2) les dues línies de senyal són paral·leles a la mateixa capa, formant una capacitat paral·lela.

És possible reduir la capacitat de solapament i la capacitació paral·lela mitjançant la reducció de la superfície de solapament i la longitud paral·lela entre els conductors i connectar un conductor amb potencial a terra o fix entre dos conductors paral·lels per protegir la interferència entre ells.


L'efecte de resistència de la línia elèctrica també provoca l'acoblament, fent que el voltatge sigui inestable i formi el soroll, i la línia d'alimentació es pot escurçar o ampliar per reduir la resistència.