Casa > Notícies > Contingut

BT81X (815/6) Advanced EVE Graphics Engine Parallel RGB Interface

May 09, 2019

La interfície paral·lela RGB consta de 29 senyals - DISP, PCLK, VSYNC, HSYNC, DE, 8 senyals cadascuna per R,
G i B.
Un conjunt de registres RGB configuren els paràmetres de funcionament i de sincronització del LCD.
REG_PCLK és el divisor PCLK. El valor per defecte és 0, el que significa que la sortida PCLK està desactivada. Quan
REG_PCLK no és un 0 (1-1023), la freqüència de PCLK es pot calcular com:
PCLK frequency = System Clock frequency / REG_PCLK
La freqüència de rellotge del sistema BT815 / 6 és programable. Algunes de les possibles freqüències PCLK que
Els suports BT815 / 6 es mostren a la taula 4-11.
image

REG_PCLK_POL defineix la polaritat del rellotge, amb 0 per a la vora activa del rellotge i 1 per al rellotge negatiu
vora.
REG_CSPREAD controla la transició de senyals RGB respecte a la vora de rellotge activa de PCLK. Quan
Les senyals REG_CSPREAD = 0, R [7: 0], G [7: 0] i B [7: 0] canvien seguint la vora activa de PCLK. Quan
REG_CSPREAD = 1, R [7: 0] canvia primer un rellotge PCLK i B [7: 0] un rellotge PCLK més tard, que ajuda a reduir
el soroll de commutació.
REG_DITHER habilita el color dither. Aquesta opció millora l'aparença de mig to en les pantalles.
Internament, el motor gràfic calcula els valors de color amb una precisió de 8 bits; no obstant això, el color LCD
amb una precisió menor és suficient.
REG_OUTBITS dóna l’ample de bit de cada canal de color; el valor per defecte és de 8/8/8 bits per a cada color R / G / B.
Un valor més baix significa que es produeixen menys bits per a cada canal que permet la immersió en LCD de precisió inferior
mostra.
REG_SWIZZLE controla la disposició dels pins de color de sortida, per ajudar a la ruta de PCB a diferents LCD
arranjaments de taulers. El bit 0 del registre fa invertir l'ordre dels bits de cada canal de color.
Els bits 1-3 controlen l'ordre RGB. La configuració del bit 1 fa que els canals R i B siguin intercanviats. La configuració del bit 3 permet
la rotació s'ha d’habilitar. Si el bit 3 està establert, llavors (R, G, B) es gira a la dreta si el bit 2 és un, o l'esquerra si el bit 2 és zero.

image

image

REG_HCYCLE, REG_HSIZE, REG_HOFFSET, REG_HSYNC0 i REG_HSYNC1 defineixen el LCD horitzontal
horaris. Cada registre té 12 bits per permetre un rang programable de 0-4095 cicles PCLK. REG_VCYCLE,
REG_VSIZE, REG_VOFFSET, REG_VSYNC0 i REG_VSYNC1 defineixen els horaris verticals del LCD. Cadascun
El registre té 12 bits per permetre un rang programable de 0-4095 línies.

image

image

image