Casa > Notícies > Contingut

Bridgetek BT81X (815/6) Descripció funcional del motor de vídeo avançat incorporat

May 09, 2019

El BT815 / 6 és un controlador de vídeo incrustat amb un sol xip amb els següents blocs funcionals:

 Interfície host del Quad SPI

 Interfície flotant Quad SPI

 Rellotge del sistema

 Motor gràfic

 Interfície de vídeo RGB paral·lela

 Motor d’àudio

 Suport i interfície de pantalla tàctil (Resistiva = BT816 / Capacitiva - BT815)

 Gestió de l'energia


Les funcions de cada bloc es descriuen breument a les següents subseccions.


4.1 Interfície d'amfitrió de Quad SPI

El BT815 / 6 utilitza una interfície perifèrica de sèrie (QSPI) per comunicar-se amb els microcontroladors de l'amfitrió
i microprocessadors.


4.1.1 Interfície de QSPI

La interfície esclau QSPI funciona fins a 30MHz. Només s'admet el mode 0 SPI. Consulteu la secció 6.4.2 per a
especificació de temps detallada. El QSPI es pot configurar com a esclau SPI en UNIC, DUAL o QUAD
modes de canal.
Per defecte, l’esclau SPI funciona en el mode de canal UNIU amb MOSI com a entrada del mestre i
MISO com a sortida al mestre. Els modes de canal DUAL i QUAD es poden configurar a través de l’esclau SPI
ell mateix. Per canviar els modes de canal, escriviu per registrar REG_SPI_WIDTH. La taula següent mostra el fitxer
configuració.
image

Amb els modes de canal DUAL / QUAD, els ports de dades SPI ara són unidireccionals. En aquests modes, cada SPI
la transacció (signada per CS_N en actiu baix) començarà amb els ports de dades establerts com a entrades.
Per tant, per escriure al BT815 / 6, el protocol funcionarà com a FT800, amb "WR-Command / Addr2"
Addr1, Addr0, DataX, DataY, DataZ ... ”L'operació d'escriptura es considera completa quan passa CS_N
alta inactiva.
Per llegir des del BT815 / 6, el protocol continuarà funcionant com a FT800, amb "RD-Command / Addr2"
Addr1, Addr0, Dummy-Byte, DataX, DataY, DataZ ". No obstant això, com els ports de dades són ara unidireccionals, a
el canvi de direcció del port es produirà abans de que DataX estigui marcat fora del BT815 / 6. Per tant, és important
que el microprogramari que controli el mestre SPI canvia la direcció del port de dades mestre SPI a "entrada" després
transmetre Addr0. El BT815 / 6 no canviarà la direcció del port fins que comenci a desactivar DataX. Per tant,
Els cicles Dummy-Byte s’utilitzaran com a període de canvi quan ni el mestre ni l’esclau SPI ho faran
conduir l'autobús; per tant, els camins de dades han de tenir pull-ups / pull-downs. L’esclau SPI del BT815 / 6
restablirà la direcció de tots els seus ports de dades per introduir-se un cop CS_N es troba inactiu (és a dir, al final del corrent
Transacció principal SPI).
El diagrama mostra el comportament del mestre SPI i de l'esclau al cas de lectura mestra.
image

En el mode de canal DUAL, MISO (MSB) i MOSI s’utilitzen en el mode de canal QUAD. IO3
(MSB), IO2, MISO i MOSI s’utilitzen.
La figura 4-2 il·lustra una connexió directa amb un MPU / MCU de 1.8-3.3V IO amb una interfície SPI única o doble.
La figura 4-3 il·lustra una connexió directa amb un MPU / MCU de 1.8-3.3V IO amb una interfície de Quad SPI.
image

image

4.1.2 Protocol de dades sèries

El BT815 / 6 apareix al MPU / MCU amfitrió com a dispositiu SPI mapejat per memòria. L'amfitrió es comunica
amb el BT815 / 6 utilitzant lectures i escriptures a un espai d’adreça gran (4 megabytes). Dins d’aquesta adreça
espai són àrees dedicades per a gràfics, àudio i control tàctil. Consulteu la secció 5 per obtenir informació detallada
mapa de memòria.
L'amfitrió llegeix i escriu l'espai d'adreces BT815 / 6 mitjançant transaccions SPI. Aquestes transaccions són
memòria llegida, escriptura i escriptura de memòria. Les dades de sèrie s’envien primer per la part més significativa.
Cada transacció comença amb CS_N es baixa i acaba quan CS_N puja. No hi ha cap límit de dades
la longitud d’una transacció, sempre que l’adreça de la memòria sigui contínua.


4.1.3 Lectura de memòria d'amfitrió

Per a transaccions de lectura de memòria SPI, l’host envia dos bits zero, seguits de l’adreça de 22 bits. Això és
seguit d’un byte fictici. Després del byte fictici, el BT815 / 6 respon a cada byte de host amb lectura
bytes de dades.

image

4.1.4 Escriptura de memòria d'amfitrió

Per a les transaccions d’escriptura de memòria SPI, l’host envia un bit '1' i un bit '0', seguit de l’adreça de 22 bits.
A continuació s’escriuen les dades.

image

4.1.5 Ordre d'amfitrió

En enviar una ordre, l’amfitrió transmet una ordre de 3 bytes. Taula 4-5 Error de la llista de comandaments de l’ordinador !
No s’ha trobat la font de referència. llista totes les funcions d'ordres de l'amfitrió.
Per a les transaccions d'ordres SPI, l'amfitrió envia un bit '0' i un '1', seguit del codi d'ordres de 6 bits.
El segon byte pot ser 00h o el paràmetre d’aquesta ordre. El 3er byte es fixa a 00h.
Totes les ordres SPI, excepte el restabliment del sistema, només es poden executar quan el SPI es troba al canal individual
mode. Seran ignorats quan el SPI estigui en mode Dual o Quad.
Algunes ordres s’utilitzen per configurar el dispositiu i aquestes configuracions es restabliran en rebre
l'ordre SPI PWRDOWN, excepte els que configuren l'estat de pin durant la desconnexió. Aquests
les ordres seran enganxoses, tret que es reconfigurin o es produeixi el poder-a-reset (POR).

image

image

image

image

image

image

image

image

image

image

image

Nota: Qualsevol codi d’ordre que no s’especifica està reservat i el programari no hauria d’utilitzar-lo.