Casa > Exposició > Contingut

Sistema en un xip (SoC) Verificació del disseny

Mar 08, 2019

Els xips es verifiquen per la correcció lògica abans de ser enviats a una foneria de semiconductors. Aquest procés es denomina verificació funcional i representa una part significativa del temps i de l’energia consumida en el cicle de vida del disseny de xips, sovint citat com el 70%. Amb la creixent complexitat de xips, es fan servir llenguatges de verificació de maquinari com SystemVerilog, SystemC, e i OpenVera. Els errors detectats a la fase de verificació es presenten al dissenyador.


Tradicionalment, els enginyers han emprat l'acceleració, l'emulació o el prototipatge de simulació en un maquinari reprogramable per verificar i depurar el maquinari i el programari per als dissenys de SoC abans de finalitzar el disseny, conegut com a sortida de cinta. Les matrius de portes programables per camp (FPGAs) són afavorides per prototipar sistemes en xip perquè els prototips FPGA són reprogramables, permeten la depuració i són més flexibles que els circuits integrats específics per a aplicacions (ASIC).


Amb una alta capacitat i un ràpid temps de compilació, l’acceleració i l’emulació de simulació són tecnologies potents que ofereixen una àmplia visibilitat en els sistemes. Ambdues tecnologies, però, funcionen lentament, de l’ordre de MHz, que poden ser significativament més lentes, fins a 100 vegades més lentes, que la freqüència de funcionament del SoC. Les caixes d’acceleració i d’emulació també són molt grans i cares amb més d’un milió d’EUR.


Els prototips FPGA, per contra, utilitzen les FPGA directament per permetre als enginyers validar i provar a la freqüència de funcionament total o propera del sistema amb estímuls del món real. Les eines com Certus s’utilitzen per inserir sondes en el FPGA RTL que fan disponibles els senyals per a l’observació. S'utilitza per a depurar les interaccions de maquinari, microprogramari i programari a través de múltiples FPGAs amb capacitats similars a un analitzador lògic.


Paral·lelament, els elements de maquinari s'agrupen i passen per un procés de síntesi lògica, durant el qual s'apliquen restriccions de rendiment, com ara la freqüència operativa i els retards de senyal esperats. Això genera una sortida coneguda com a llista de xarxa que descriu el disseny com a circuit físic i les seves interconnexions. Aquests netlists es combinen amb la lògica de cola que connecta els components per produir la descripció esquemàtica del SoC com a circuit que es pot imprimir en un xip. Aquest procés es coneix com a lloc i ruta i precedeix la sortida de cintes en el cas que els SoC es produeixin com a circuits integrats específics de l'aplicació (ASIC).